课程实验归档

数字逻辑与计算机组成课程任务归档

包含 Verilog 组合逻辑、计数器、序列检测器、触发器转换、七段数码管显示和 CPU 互认/加分任务。

归档内容

该目录按统一范式组织数字逻辑与计组互认任务。网站资料包从 C:/coding/DLC/task 中筛选实验报告、README、Verilog 源码和约束文件，排除了 Vivado/xsim 中间产物与运行日志。

覆盖主题

• 举重裁判电路
• BCD 多输出组合逻辑
• BCD/七段译码器
• 0-9 十进制计数器
• 可重叠 101 序列检测器
• 触发器转换
• 密码仿真、LED 循环、矩形变幻和贪吃蛇显示任务

实验资料结构

• 基础实验：task1.1、task1.2、task2.1_bcd_7seg_decoder、task2.2_decimal_counter、task3.1_101_detector
• 加分与互认任务：extra3_trigger_conversion、cpu_mutual_1_3_password、cpu_mutual_4_5_seg_display、cpu_bonus_snake
• 每个任务保留设计报告、硬件验证记录、README、测试平台和核心 RTL 文件

展示价值

该归档适合放在课程大类中，证明底层硬件、RTL 仿真、约束配置和课程实验完成度。